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会社概要
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回路図による回路設計開発フロー
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ASIC,FPGA等のVerilog-HDL,VHDL等ハードウェア記述言語による開発フロー
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各種ソフトウェア開発フロー
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Verilog
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Verilog-HDLとは
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Module
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[例:ハーフアダー]の詳細
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宣言
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論理値、数値表現
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演算子
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組み合わせ回路 1
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組み合わせ回路 2
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if文、case文、casex文
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alwaysの概念
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always文
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階層記述
74シリーズサンプル
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74xx42
BCD to Decimal Decoder
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74xx74
D-FF with Preset and Clear
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74xx83
4-bit Binary Adder
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74xx85
4-bit Magnitude camparator
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74xx109
JK-FF with Preset and Clear
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74xx125
Quadruple Bus Buffer Gates
with 3-State Outputs
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74xx138
3 to 8 Demultiplexer
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74xx147
10 to 4 Priority Encoder
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74xx153
Dual 4-Line to 1Line Data Selectors/Multiplexers
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74xx157
2 to 1 Data Selectors
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74xx163
Synchronous Presettable Binary Counter with Clear
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74xx164
8-Bit Parallel-Out Serial Shift Registers
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74xx166
8-bit Shift Register
(no use clock Inh)
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74xx191
Sunchronous 4-Bit Up/Down Decade and Binary Counters
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74xx280
9-Bit Parity Generators/Checkers
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74xx299
8-Bit Shift Register
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74xx373
Octal D-Type Transparent
Latches with 3-State Outputs
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74xx688
8-Bit Identity Comparators
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74xx4040
12-Stage Binary Counters
VHDL
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VHDLとは
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エンティティ&アーキテクチャ
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[例:ハーフアダー]の詳細
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ベクタの記述
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算術演算子
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std_logic,std_logic_vector
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コメント文
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構造化記述
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プロセス文 1
(同時処理文とプロセス文)
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プロセス文 2
(組み合わせロジックを生成するプロセス文)
74シリーズサンプル
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74xx42
BCD to Decimal Decoder
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74xx74
D-FF with Preset and Clear
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74xx83
4-bit Binary Adder
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74xx85
4-bit Magnitude camparator
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74xx109
JK-FF with Preset and Clear
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74xx125
Quadruple Bus Buffer Gates
with 3-State Outputs
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74xx138
3 to 8 Demultiplexer
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74xx147
10 to 4 Priority Encoder
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74xx153
Dual 4-Line to 1Line Data Selectors/Multiplexers
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74xx157
2 to 1 Data Selectors
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74xx163
Synchronous Presettable
Binary Counter with Clear
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74xx164
8-Bit Parallel-Out Serial
Shift Registers
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74xx166
8-bit Shift Register
(no use clock Inh)
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74xx191
Sunchronous 4-Bit Up/Down Decade and Binary Counters
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74xx280
9-Bit Parity Generators/Checkers
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74xx299
8-Bit Shift Register
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74xx373
Octal D-Type Transparent Latches with 3-State Outputs
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74xx688
8-Bit Identity Comparators
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74xx4040
12-Stage Binary Counters
その他のサンプル
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Sync RAM
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アドレスデコーダ及び設定レジスタ
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リードデータセレクト
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コントローラ