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Verilog-HDLでは回路を記述する基本構造をモジュール(Module)と呼びます。

モジュールは予約語のmoduleとendmoduleで囲まれ、
回路表現からシミュレーション用の入力までこの中で記述されます。


・モジュール
module　モジュール名（ポート・リスト）；

　　　　　　　　・宣言
　　　　　　　　　　ポート宣言；
　　　　　　　　　　ネット宣言；
　　　　　　　　　　レジスタ宣言；
　　　　　　　　　　パラメータ宣言；

　　　　　　　　・回路記述
　　　　　　　　　　assign文；
　　　　　　　　　　function文；
　　　　　　　　　　always文；
　　　　　　　　　　下位モジュール呼び出し
endmodule

〔例：ハーフアダー〕
module HALH_ADDER(A, B, S, CO)
　　　　　　　　　　input　　 A；　　　//入力A
　　　　　　　　　　input　　 B；　　　//入力B
　　　　　　　　　　output　 S；　　　//出力S
　　　　　　　　　　output　 CO；　　//出力CO
　　　　　　　　　　wire　　　C,D；　 //内部信号
　　　　　　　　　　
　　　　　　　　　　assign　　C　　＝ A│B；
　　　　　　　　　　assign　　D　　＝ ~（A＆B）；
　　　　　　　　　　assign　　CO　＝ ~D；
　　　　　　　　　　assign　　S　　＝ C＆D；
endmodule



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