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Verilog-HDLで一番重要な記述がalways文であるといえます。
ここではalwaysの概念をまとめます。


1) 概念
  • 処理のきっかけとなる入力シグナルをイベント式として記述
  • always文のステートメントは最下行まで順次処理される。
  • 処理が終了すると最上行に戻って次のシグナル変化を待つ。変化がない場合処理状態を保持
  • モジュール内は複数のalways文を持てる、また、always同士は並列に実行される
  • 文法
        always@ (イベント式) 
        begin
           処理文 ;
        end;
      処理文が一つのときbegin、endは省略可能


2) イベント式

イベント式の分類

  • レベル変化
    • Gが変化する毎にalways内を実行。
          always @(G) begin
               // 処理
          end
      
    • G or D など複数記述可能。
          always @(G or D) begin
               // 処理
          end
      
    • 組み合わせ回路、ラッチ回路に用いられる。
  • エッジ変化
    • posedge 立ち上がり毎にalways内を実行。
          always @(posedge CLK) begin
               // 処理
          end
      
    • negedge 立ち下がり毎にalways内を実行。
          always @(negedge CLK) begin
               // 処理
          end
      
    • フリップフロップに用いられる。



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