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| これまで“std_logic”,
“std_logic_vector”を使用してきましたが、実はＶＨＤＬの標準データタイプとしてロジック型データタイプの“bit”があります。 しかし、このデータタイプは‘0’と‘1’の値しか持っていません。 また、このデータタイプは、不定‘Ｘ’をもっていないのでシミュレーションには不向きです。 さらに、ハイインピーダンスをもっていないので、双方向バスをモデル化することができません。 そこでIEEEでは、１９９３年に新しいデータタイプ“std_logic”を標準化しました（IEEE Std 1164）。 “std_logic”は以下のような値を持っています。
“std_logic”, “std_logic_vector”はIEEEで標準化された新しいデータタイプですが、VHDLの文法上では外付けのデータタイプです。 すでに紹介したとおり、“std_logic”を使用するためにはライブラリの宣言、パッケージの呼び出しが必要になります。 library IEEE； use IEEE.std_logic_1164.all； 算術演算子は、VHDLの文法では整数型データタイプ“integer”と浮動小数点“real”でしか定義されていません。 “std_logic_vector”で算術させるためには use IEEE.std_logic_unsigned.all； のパッケージ呼び出しが必要になります。 ただしこのデータタイプはSYNOPSYS社から提供されているもので、IEEE標準ではありません。 このパッケージを使用することにより、“+”, “-”, “＊”は、 “std_logic_vector”同士、あるいは“std_logic_vector”と“std_logic”、あるいは“std_logic_vector”と “integer”との演算が可能になります。 |
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